PCB-Konstruktion mit hoher Dichte
ICs mit hoher Dichte zwingen die Designer von Leiterplatten mit hoher Dichte dazu, neue Designstrategien zu entwickeln, um entweder mehr Funktionalität auf kleineren Platten (in Endbenutzerprodukten) oder viel mehr Funktionen auf größeren Teilen unterzubringen.
Eine weitere Generation kleinerer Elemente auf integrierten Schaltkreisen ist in Vorbereitung. Diese liegt im 65-nm-Bereich, einige IC-Hersteller entwickeln jedoch bereits Prototypen mit 45-nm-Elementen. Die kleinsten Elemente in aktuell produzierten ICs, etwa 90 nm, stehen bereits im Widerspruch zu den physikalischen Grundlagen der Verbindung.
Gedruckte Verbindungen oder Spuren können nur klein sein, bis Probleme mit der Signalintegrität und der Leistungsverteilung auf der Platte auftreten. Die Montage der neuen Chips auf jedem Plattentyp erfordert neben den bereits verwendeten auch einige neue Strategien.
Die folgenden Probleme beim Design von Leiterplatten sind bekannt: Empfangen und Senden von Signalen von ICs, Sicherstellen der Signalintegrität und Verteilen der Energie an die Komponenten der Platte. Signalintegrität bedeutet, Übersprechen zu vermeiden, das auftritt, wenn die Leiterbahnen zu nahe beieinander liegen, und die Impedanz zu kontrollieren, um Signalreflexionen zu vermeiden, die bei zu langen Leiterbahnen aufgrund sehr großer, hochdichter Leiterplatten häufiger auftreten.
Hinzu kommt eine neue Komplikation: sehr kurze Anstiegs- und Abfallzeiten. Dadurch können selbst bei sehr kurzen Leiterbahnen möglicherweise zusätzliche Impedanzprobleme auftreten.
Vor fünf Jahren war ein Terabit-Internet-Router ein Spitzenprodukt. Er bestand aus 52 Leiterplatten und war ein halbes Rack groß – also 3 cm hoch, 2 cm tief und 18 cm breit. Heute hat der Router nur noch eine Leiterplatte und ist nur 1.5 cm hoch. Hätte man uns damals gesagt, dass ein IC Milliarden von Transistoren und 10-Gbit/s-kompatible Leiterbahnen beherbergen könnte, hätten wir gelacht. Heute weiß ich nicht, ob es überhaupt Größen- und Geschwindigkeitsbeschränkungen gibt.
Die Probleme mit der Signalintegrität auf Festplatten mit kleineren ICs und Spuren lassen sich oft mit bekannten Techniken lösen: durch die Anpassung von Spurgröße und -abstand, um Übersprechen zu minimieren, und durch die Konstruktion von Spurverbindungen mit entsprechenden Widerständen, um Reflexionen zu vermeiden. Wir betrachten Tausendstel Zoll als minimale Spurbreite und 7 bis 8 Tausendstel Zoll als minimalen Abstand zwischen ihnen, unabhängig von der Anzahl der Pins eines Chips. Er bevorzugt einen Abstand von 10 Tausendstel Zoll.
Neue PCB-Architekturen
Das Design hochdichter Leiterplatten hat zwei Wege eingeschlagen. Der eine führt zu Leiterplatten mit wirklich hoher Dichte, wie sie in Mobiltelefonen, Digitalkameras und anderen Geräten der Unterhaltungs- und Heimelektronik zum Einsatz kommen. Hier passen alle Schaltkreise auf eine daumennagelgroße Platine, und die Stromversorgung muss sparsam verteilt werden, um die Lebensdauer zwischen den einzelnen Ladevorgängen zu verlängern. Der andere Weg führt zu Hochleistungs-Leiterplatten in Supercomputern, extrem schnellen Routern und ähnlichen Systemen.
Auf diesen winzigen Leiterplatten müssen PCB-Designer die Komponenten nicht in beengte Räume quetschen, sondern müssen Leistung bei geringem Stromverbrauch bieten. Größere Leiterplatten arbeiten mit sehr hohen Geschwindigkeiten. Die beiden Arten von High-Density-Disks weisen unterschiedliche Probleme auf, während Designer auf die nächste IC-Generation mit kleineren Elementen skalieren.
Bei Hochleistungsfestplatten mit ICs, die über 1,000, 2,000 oder sogar noch mehr Pins verfügen, erfordern die durch Standardverbindungen auferlegten physikalischen Grenzen wahrscheinlich radikal andere Designtechniken.
Ein Beispiel hierfür ist eine würfelförmige 3D-Leiterplatte von einem selbsternannten Signalintegritäts-Evangelisten, dessen Unternehmen „The Signal“ in Olathe, Kansas, ansässig ist.
Es handelt sich hierbei nicht um eine Ansammlung gestapelter Schichten. Es handelt sich um ein integriertes, 3D-spezifisches Design, bei dem alle wichtigen Prozesse vertikal über mehrere Prozessorschichten hinweg ausgeführt werden.
Andere Techniken konzentrieren sich auf Laminate. Die Manipulation des Laminatmaterials kann Signalverluste reduzieren, und sehr dünne Platten ermöglichen kürzere und mehr Verbindungen. Einige neue Produktionslaminate sind nur 2 Tausendstel Zoll dick und werden dünner. Laut Bogatin können Designer mit diesen Laminaten die Anzahl der Lagen einer Leiterplatte halbieren und gleichzeitig die Leistung verbessern.
Die Betriebsgeschwindigkeiten hochdichter Leiterplatten stiegen von 10 bis 20 MHz in den 1980er Jahren auf Gigabit pro Sekunde im 21. Jahrhundert. In den 1980er Jahren konnte man eine Platine mit geschlossenen Augen entwerfen. Heute muss man beide Augen weit öffnen.“
Simulation und Ausbildung
Da die Panels immer komplexer werden und die Hersteller keine 1,500-Pin-ICs aufgrund mangelhaften Designs verschwenden wollen, sind Simulation und Modellierung für Leiterplatten von entscheidender Bedeutung. Wenn etwas nicht funktioniert, sind qualifizierte Maßnahmen erforderlich, und bewährte Faustregeln reichen nicht aus. Festplatten ähneln zunehmend ASICs (Application Specific Integrated Circuits), und wir benötigen zunehmend die gleiche Art der Simulation wie für AS-ICs. Simulationstools, die dies grundsätzlich leisten, sind mittlerweile verfügbar, aber es fehlen noch immer Toolsets zur Leistungsintegrität.
Leiterplatte mit extrem hoher Dichte
MOKO Technology zeigt die Technologieplattform Dencitec, die eine extrem hohe Dichte integrierter Funktionen für Leiterplatten mit hohem Durchsatz ermöglicht.
Zu diesen Möglichkeiten gehören Leiterbahn- und Abstandsbreiten von bis zu 25 μm bei Kupferdicken von 20 ± 5 μm auf allen leitfähigen Lagen, Laser-Via-Durchmesser von 35 μm, Restringe mit einem Durchmesser von 30 μm auf den Innenlagen und 20 μm auf den Außenlagen, kupfergefüllte Blind Vias mit der Möglichkeit zum Via-Stacking sowie Vias in Pads. Dies lässt mehr Raum für die Integration zusätzlicher Optionen wie der Energieversorgung (Batterien etc.). Zudem ermöglichen moderne Materialien die Herstellung ultradünner Schaltungen, wie beispielsweise vierlagiger Flexschaltungen mit einer Gesamtdicke von weniger als 120 μm. Gängige Standardverfahren liefern dagegen nur bis Leiterbahnbreiten und -abstände von 50 μm gute Ergebnisse, und klassische semiadditive Verfahren wie die Dünnschichttechnologie ermöglichen Leiterbahnbreiten und -abstände von weniger als 15 μm, sind aber in der Regel auf Produktionsformate beschränkt.
Eine Simulation der galvanischen Kupferabscheidung in der Leiterplattenproduktion
Bevor wir ein Leiterplatte mit hoher Dichteanalysieren wir die erhaltenen Daten sorgfältig. So finden wir alle potenziellen Auswirkungen auf die Produktion, die die Qualität und die langfristige Zuverlässigkeit beeinträchtigen könnten.
Bisher war die Galvanotechnik ein Bereich, in dem kaum jemand genau vorhersagen konnte, wie sich ein bestimmtes Design verhält. Die Dicke der Kupferschicht, die auf der Leiterplatte abgeschieden wird, hängt von der Layoutdichte ab. Bei geringer Dichte besteht die Gefahr, dass zu viel aufgebaut wird; bei hoher Dichte besteht die Gefahr, dass zu wenig aufgebaut wird. Eine zu starke Kupferstruktur bedeutet, dass die Löcher in den Löchern zu klein werden. Eine zu niedrige Kupferstruktur bedeutet, dass die Lochwände zu schwach sind, sodass die Durchkontaktierungen bei der Montage brechen und ihre Langzeitzuverlässigkeit verlieren können.
Ziel ist eine gleichmäßige Kupferdichte und -struktur über die gesamte Leiterplatte. Dies berücksichtigen wir bei der Platzierung der Leiterplatten auf unseren Produktionsvorteilen so weit wie möglich. Um die Dichte auszugleichen, können wir zusätzliche Kupferstrukturen (sogenannte Kompensationsflächen) zwischen und um die Leiterplatte platzieren. Allerdings sind wir auf diese Methoden beschränkt, da wir das eigentliche Design der Leiterplatte nicht verändern können. Dies kann nur der Entwickler.
Historisch gesehen gab es keine Entwicklertools zur Bestimmung der Kupferdichte. Heute bietet MOKO Technology eine Lösung mit einem farbcodierten Bild der Leiterplatte an, das die potenziellen Bereiche der Über- und Unterstruktur von Kupfer zeigt.
Wir verwenden eine spezielle Galvano-Simulationssoftware, die die Platine in kleine Zellen unterteilt. Die Kupferdichte jeder Zelle wird mit der durchschnittlichen Kupferdichte der gesamten Leiterplatte verglichen und dieser Zelle anschließend eine Farbe zugewiesen. Eine unterdurchschnittliche Kupferdichte wird auf einer Skala von Grün (durchschnittlich) über Gelb und Orange bis Rot eingefärbt. Je höher der Rotanteil, desto geringer die relative Dichte und desto höher das Risiko einer übermäßigen Kupferablagerung in diesem Bereich. Zellen mit einer höheren Kupferdichte werden auf einer Skala von Grün bis Dunkelblau eingefärbt. Je höher der Blauanteil, desto größer das Risiko einer unzureichenden Kupferablagerung.
Ausgestattet mit diesen visuellen Daten kann der Entwickler Kupferflächen in Bereichen mit geringer Dichte hinzufügen oder große Kupferflächen reduzieren.
Zusätzlich wird ein Galvanoindex angegeben, der die Gleichmäßigkeit der Kupferdichte auf der Leiterplatte misst. Eine vollständig gleichmäßige Leiterplatte hat einen Index von 1. Das bedeutet, dass keine Probleme bei der Galvanisierung zu erwarten sind. Niedrigere Werte zeigen eine geringere Gleichmäßigkeit an und werden im visualisierten Bild durch rote und blaue Bereiche hervorgehoben. Sinkt der Index auf 0.8 oder weniger, ist besondere Aufmerksamkeit geboten. Im oben gezeigten Beispiel beträgt der Galvanoindex 0.65. Der zu kleine blaue Bereich ist deutlich zu erkennen.
Das Galvanobild wird bei jeder neuen Bestellung erstellt. Es ist Teil des „PCB Image“, einer realistischen Darstellung Ihrer Leiterplatten, die wir Ihnen zusammen mit der Auftragsbestätigung zusenden. Diese Simulation wird in Kürze Teil der Preisanfragefunktion sein. Wir führen verschiedene Prüfungen durch und erstellen daraus einen Bericht. Anhand des ebenfalls erstellten Galvanobildes kann der Designer erkennen, ob er Änderungen vornehmen kann, um die Einheitlichkeit seiner hochdichten Leiterplatte zu verbessern.
Nach der Modifikation beträgt der Galvanoindex 0.95. Das Bild zeigt eine gleichmäßige Kupferabscheidung.
Galvano-Simulation – guter Galvano-Index Schichtmuster – guter Galvano-Index
Natürlich kann es Designbeschränkungen geben, die eine weniger gleichmäßige Kupferdichte unvermeidbar machen. Deshalb bereiten wir eine weitere Lösung vor, um die Qualität und Zuverlässigkeit der fertigen Leiterplatte zu verbessern. Das Elsyca Intellitool Anodenmatrix-Projekt wird die Gleichmäßigkeit der finalen Kupferstruktur weiter verbessern.
Mehr Packungsdichte für komplexe Elektronik
Die hochdichten Leiterplatten müssen mit den Fortschritten bei Mikrochips Schritt halten. Schaltungen mit hoher Packungsdichte stellen einen Technologiesprung dar, der ebenso weitreichende Folgen haben dürfte wie der Übergang zur Oberflächenmontage Mitte der 1980er Jahre.
Die fortschreitende Miniaturisierung von Bauteilen, Chips und Systemen wird in den kommenden Jahren, auch durch die Einführung der Oberflächenmontage (SMT) Mitte der 1980er Jahre, einen drastischen Technologiesprung für die Leiterplattenherstellung bedeuten. Die höchsten Wachstumsraten sind derzeit im Bereich der Hightech-Schaltungen zu erwarten, da mit dem Integrationserfolg der Mikrochips auch die Verbindungstechnik gefragt ist. Die Herausforderung besteht darin, feinste Strukturen für Leiterplatten mit hoher Integrationsdichte (High Density Interconnection – HDI) wirtschaftlich herzustellen.
Bisher wurden die Kontaktierungsprobleme bei mehrpoligen Bauteilen dadurch gelöst, dass einige der Anschlüsse auf eine oder mehrere zusätzliche Signallagen verlagert wurden. Die Herstellung mehrlagiger Schaltungen (Multilayer) ist jedoch vergleichsweise aufwändig und damit kostenintensiv. Die Lagenzahl lässt sich jedoch im Allgemeinen nur durch die Verwendung feinerer Leiterbildstrukturen oder durch die Verwendung kleinerer Lochdurchmesser reduzieren. Um die einzelnen Signallagen der Leiterplatte elektronisch miteinander zu verbinden, werden die Leiterbahnen durch sogenannte Vias, d. h. gebohrte und anschließend metallisierte Löcher, zur nächsten Ebene bzw. der Plattenunterseite geführt. Da eine Leiterplatte mehrere tausend Löcher aufweisen kann, liegt allein durch die Reduzierung der Lochdurchmesser ein enormes Einsparpotenzial. Mechanisch lassen sich derartige Mikrolöcher (Micro Vias) mit einem Durchmesser von weniger als 0.1 mm jedoch nur mit Lasern herstellen, wohingegen traditionelles Bohren bei 0.2 mm an seine Grenzen stößt.
Mikrovias sind jedoch nur der erste Schritt zu noch komplexeren Schaltungen in der Dünnschichtstrukturierung. Zu den besonders kritischen Arbeitsschritten zählt dabei der gesamte Fotoprozess, mit dessen Hilfe üblicherweise die Kupferkaschierung des Leiterplatten-Basismaterials strukturiert wird. Die Feinstleitertechnik stellt dabei besonders hohe Anforderungen an die Belichtung und den anschließenden Ätzschritt. Sollen Strukturen mit einer Breite und einem Abstand von weniger als 0.1 mm in der Serienproduktion realisiert werden, sinkt die Produktionsausbeute teilweise drastisch. Abhilfe schaffen neue Produktionsmethoden, die den gesamten Fotoprozess deutlich vereinfachen. Dazu gehört die Laserdirektbelichtung, die den Fotolack direkt mit dem Leiterbild beschreibt. Der herkömmliche Belichtungsschritt mittels Film entfällt vollständig.
Technisch ist die Direktbelichtung der bisherigen Kontaktbelichtung überlegen, da sie mehr Flexibilität hinsichtlich der Losgrößen und eine höhere Strukturauflösung bietet. Die Anzahl der Prozessschritte lässt sich dadurch deutlich reduzieren. Auch die laufenden Kosten für Reinraum, Folien und Masken, Fotolacke sowie die daraus resultierenden Aufwendungen für die Entsorgung umweltschädlicher Materialien und Rückstände sinken bei diesem Verfahren. Insbesondere bei sehr feinen Leiterbahnen lassen sich höhere Ausbeuten erzielen, da die hohe Kohärenz des Laserstrahls eine zuverlässige Abbildung kleinster Strukturen bei minimaler Unterstrahlung ermöglicht. Und durch die höhere Tiefenschärfe des Direktbelichters lassen sich sogar Höhenunterschiede bis zu einem gewissen Grad ausgleichen. Eine automatische optische Nutzenvermessung und individuelle Verbrauchsanzeigen sind als Zusatzfunktionen denkbar. Noch einfacher ist die Laserdirektstrukturierung, bei der der Laser das Leiterbild direkt in die Kupferkaschierung fräst, sodass kein Resist mehr benötigt wird.
Auch bei der Entwicklung neuer Verbindungstechnologien sind chinesische Unternehmen führend. „MOV“ des Karlsruher Unternehmens Inboard ist ein neues Konzept und steht für Multi-Layer Surface Wiring. Diese neuartige Leiterplatte mit hoher Dichte wird auch als „integrale Leiterplatte“ bezeichnet, da elektronische Bauteile wie Widerstände und Kondensatoren in die Leiterplatte integriert sind.
Die integrierte Leiterplatte bietet nicht nur feinere Leiterbahnstrukturen und lasergebohrte Sacklöcher von weniger als 80 µm Durchmesser zur Kontaktierung der Leiterbahnen, auch die elektrischen Daten überzeugen. Im Vergleich zur herkömmlichen Mehrlagenverdrahtung reduziert sich die Kabellänge bei gleicher Funktion um 35 %. Die Anzahl der Vias durch alle Lagen reduziert sich sogar um 80 %, die Anzahl der Signallagen in einem Referenzbeispiel von sechs auf nur noch zwei.
Wichtig ist aber, dass man wieder mit einseitiger Bestückungstechnik auskommt. Widerstände und Kondensatoren können als „gedruckte“ Bauteile integriert werden. Auslöser dieser neuen Entwicklung sind die steigenden Anforderungen an die Arbeitsfrequenz, die Anzahl der Bauteilanschlüsse und immer kleinere Bauformen wie Ball Grid Array und Chip Size Packaging. So ergibt sich beispielsweise bei 50 gedruckten Widerständen auf einer Leiterplatte ein Kostenvorteil gegenüber der SMD-Bestückung, heißt es in der Inboard-Studie.
Wir arbeiten an kostengünstigen Lösungen für die optische Datenübertragung. Ein streifenförmiger Lichtwellenleiter aus Kunststoff, der auf einer sogenannten Backplane befestigt ist, verbindet Hardware-Komponenten im Computer über sehr flache, lichtleitende Kunststoffstreifen von bis zu 50 cm Länge. Das neuartige Herstellungsverfahren für den Streifenwellenleiter eignet sich für beliebige Trägermaterialien, insbesondere für Leiterplattenmaterial. Wir gehen einen anderen Weg und integrieren die durch Heißprägen hergestellten optischen Leiter in spezielle Leiterplattenlagen. Dadurch lassen sich passive optische Komponenten wie Abzweige realisieren, die eine optische Verdrahtung analog zur elektrischen Leiterplattentechnik ermöglichen. Die Leiterplatte entwickelt sich vom einfachen Verbindungselement zur komplexen Baugruppe.
